Вопрос:

Ошибка «Ожидание описания» в systemverilog при создании экземпляра класса

syntax system-verilog

325 просмотра

1 ответ

135 Репутация автора

Я думаю, что мой Quartus сломан, но я надеюсь на синтаксическую ошибку (точки с запятой выглядят правильно). Я украл этот точный код отсюда , и, поскольку он не работает, я надеюсь, что кто-нибудь знает, что нужно проверить в Quartus, чтобы это скомпилировать.

Код:

class C;
  int x;
  task set (int i);
    x = i;
  endtask
  function int get;
    return x;
  endfunction
endclass

Ошибка:

Изображение ошибки

Текст ошибки:

Error (10170): Verilog HDL syntax error at enable_logic_tb.sv(42) near text: "class";  expecting a description. Check for and fix any syntax errors that appear immediately before or at the specified keyword. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera.com/support/support-resources/knowledge-base/search.html and search for this specific error message number.
Автор: user121330 Источник Размещён: 08.11.2017 11:33

Ответы (1)


1 плюс

23322 Репутация автора

Квартус не синтезирует классы. classКонструкция предназначена только для моделирования.

Автор: dave_59 Размещён: 08.11.2017 11:57
Вопросы из категории :
32x32